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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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6.4.5.1. 更新使能电路
更新使能电路使寄存器允许足够时间让DQS延迟设置在下一个变更之前从DQS相移电路或者内核逻辑传遍所有DQS逻辑块。
DQS延迟设置和相位偏移设置在进入DQS延迟链之前都要经过一个寄存器。这个寄存器由更新使能电路控制,以允许DQS延迟设置位中的任何更改有足够的时间到达所有延迟单元,从而使它们能够在同一时间进行调整。
该电路使用输入参考时钟或内核中的一个用户时钟来生成更新使能输出。UniPHY知识产权(IP)默认使用该电路。
图 132. DQS更新使能波形该图显示更新使能电路输出的实例波形。