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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.1.4.3. 双局域时钟域(Dual-Regional Clock Region)
双局域时钟域是通过驱动两个RCLK网络(每个象限一个),并由单个时钟源(一个时钟管脚或者PLL输出)来生成一个双局域时钟而形成。这一方法允许两个相邻器件象限之间的目的资源能够使用同一个低偏斜时钟。整侧上信号布线的延迟与RCLK域差不多一样。内部逻辑也能够驱动双局域时钟网络。
双局域时钟域仅支持 Cyclone® V SE,SX和ST器件中的象限3和象限4。
图 42. Cyclone® V器件的双局域时钟域 此图是硅晶片的顶视图,对应于器件封装的反向图。