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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.4.3. 使用外部PLL模式的LVDS接口
IP Catalog提供一个选项,以便使用Use External PLL选项实现LVDS接口。使能该选项,能够控制PLL设置,例如动态重配置PLL以支持不同数据速率,动态相移以及其它设置。您也必须例化一个Altera_PLL IP核,以生成各种时钟和加载使能信号。
对ALTLVDS发送器和接收器使能Use External PLL选项时,需要以下ALTPLL IP核信号:
- ALTLVDS发送器和接收器SERDES的串行时钟输入信号
- ALTLVDS发送器和接收器SERDES的加载使能信号
- 对发送器FPGA架构逻辑提供时钟的并行时钟以及对接收器 rx_syncclock端口和接收器FPGA架构逻辑提供时钟的并行时钟
- ALTLVDS接收器的异步PLL复位端口