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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.12.1. 发送器模块
专用电路由真差分缓冲器、串化器,以及发送器与接收器之间可共享的小数分频PLL所组成。串化器在FPGA逻辑中最多占用10位宽并行数据,然后将此数据同步到加载寄存器,在将此数据发送到差分缓冲器之前,使用由小数分频PLL同步的移位寄存器将其串化。在并行数据的MSB首先发送并行数据的MSB。
注: 要驱动LVDS通道,必须使用整数PLL模式中的PLL。
下图显示发送器的结构图。在SDR和DDR模式中,数据位宽分别为1 bit和2 bit。
图 106. LVDS发送器