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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.1.2.3. 外设时钟网络
Cyclone® V器件只为左侧外设提供水平PCLK。
PLD收发器接口时钟、水平I/O管脚以及内部逻辑的时钟输出能够驱动PCLK网络。
相比GCLK和RCLK网络,PCLK具有更高的偏斜。可将PCLK用作通用路由选择,驱动 Cyclone® V器件中的信号输入和输出。
图 39. Cyclone® V E, GX和GT器件中的PCLK网络 此图是硅晶片的顶视图,对应于器件封装的反向图。
图 40. Cyclone® V SE, SX和ST器件中的PCLK网络 此图是硅晶片的顶视图,对应于器件封装的反向图。