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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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1.2.4. 共享算术模式
共享算术模式下的ALM能够实现ALM中的3-input加法运算。
此模式通过四个4-inputLUT配置ALM。每个LUT将计算三个输入的和,或者计算三个输入的进位。通过使用“共享算术链”的专用连接将进位计算的输出馈送到下一个加法器。
图 9. Cyclone® V器件的共享算术模式ALM
共享算术链
增强算术模式下的共享算术链允许ALM实现3-input加法器。这样可以显著降低实现大型加法器树或者关联程序功能的必要资源。
共享算术链可以开始于LAB中的第一个或者第六个ALM。
与进位链类似,可旁路相间LAB列中共享算术链的上半部和下半部。该性能允许共享算术链通过LAB中的一半ALM进行级联,而剩下的一半用于较窄扇进功能。在每个LAB中,列的上半部是可旁路的;而在MLAB中,列的下半部是可旁路的。
Intel® Quartus® Prime Compiler通过自动将LAB连接起来以创建超过20个ALM(算术或者共享算术模式中的10个ALM)长的共享算术链。要获得增强拟合,需要长共享算术链垂直运行,从而允许快速水平连接到TriMatrix存储器和DSP模块。共享算术链能持续运行至全列。