仅对英特尔可见 — GUID: sam1403480909104
Ixiasoft
5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
仅对英特尔可见 — GUID: sam1403480909104
Ixiasoft
6.3.2. Cyclone® V器件的DQ/DQSS总线模式管脚
下表列出了每种DQ/DQS总线模式的管脚支持,包括DQS和DQSn管脚对。表格中列出每组数据管脚的最大数量,但会根据如下条件而有所不同:
- 单端DQS信号—DQ管脚的最大数量,其中包含连接DQS总线网络的数据掩码·。
- 差分或补码DQS信令—每组数据管脚的最大数量减一。
- DDR3和DDR2接口—每x8组管脚需要一个DQS管脚。您可能还需要一个DQSn管脚和一个DM管脚。该情况会进一步减少可用数据管脚的总数量。
模式 | DQSn支持 | 数据掩码 (可选) |
每组最大数据管脚数量 |
---|---|---|---|
x8 | Yes | Yes | 11 |
x16 | Yes | Yes | 23 |