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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.2.12.3. 手动时钟切换(Manual Clock Switchover)
在手动时钟切换模式中,extswitch信号控制选择inclk0还是inclk1作为PLL的输入时钟。默认情况下选择inclk0。
当extswitch信号从逻辑低电平跳变到逻辑高电平并保持至少三个inclk周期时,启动一个时钟切换事件。
必须将extswitch信号再拉回到低电平才能使PLL再次锁定。如果不需要另一个时钟切换事件,则将extswitch保持逻辑低电平状态。
脉冲extswitch信号至少三个inclk周期以执行另一个切换事件。
如果inclk0和inclk1的频率不同并且始终运行,那么extswitch信号最短的高电平时间一定要大于或等于inclk0与inclk1之间较低频率的三个时钟周期。
图 70. Cyclone® V PLL中的手动时钟切换电路
通过指定ALTERA_PLL IP核中的切换延迟,可延迟时钟切换操作。指定切换延迟时,extswitch信号必须保持高电平至少三个inclk周期以及已经指定的延迟周期数,从而启动时钟切换。