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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.2.6. PLL外部时钟I/O管脚
用于角落小数分频PLL(不是来自PLL带状区域)的所有 Cyclone® V外部时钟输出都是两用时钟I/O管脚。与每个角落小数分频PLL相关联的两个外部时钟输出管脚以下面的组合构成:
- 两个单端时钟输出
- 一个差分时钟输出
- I/O驱动器反馈中的两个单端时钟输出和一个单端时钟输入用于零延迟缓存(ZDB)模式支持
- 一个单端时钟输出和一个单端反馈输入用于单端外部反馈(EFB)模式支持
- 一个差分时钟输出和一个差分反馈输入用于差分EFB支持
注: 外部时钟输出支持取决于器件密度和封装。
下图显示PLL上的任意输出计数器( C[0..8])或M计数器都能够驱动专用外部时钟输出。因此,一个计数器或频率能够驱动给定PLL上的全部输出管脚。
图 58. Cyclone® V器件中与PLL关联的两用时钟I/O管脚
一个单端输出对的每个管脚可以是同相位(in-phase)或者是180°反相位(out-of-shape)。要在一个管脚对中实现180°反相位管脚, Intel® Quartus® Prime软件要将设计中的一个NOT gate(非门)放置在IOE中。
时钟输出管脚对支持以下I/O标准:
- 用于管脚对的同一I/O标准
- LVDS
- 差分高速收发器逻辑(HSTL)
- 差分SSTL
Cyclone® V PLL能够通过GCLK或RCLK网络驱动任何常规I/O管脚。如果不需要外部PLL提供的时钟,也可以将外部时钟输出管脚用作用户I/O管脚。