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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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6.4.1. UniPHY IP
高性能存储器接口解决方案包括经过优化的自校准UniPHY IP,从而利用 Cyclone® V I/O 结构和 Intel® Quartus® Prime软件Timing Analyzer。UniPHY IP帮助建立最适合您系统的物理接口(PHY)。从而提供完整解决方案,实现跨工艺、电压和温度(PVT)变化下,运行中需要的最可靠频率。
UniPHY IP例化PLL生成存储器接口的相关时钟。UniPHY IP还可以动态选择系统需要的延迟链数量。延迟量等于延迟单元的固有延迟以及延迟级(delay step)的数量与延迟级的值。
UniPHY IP和Altera存储器控制器IP核功能能够以存储器件的1/2 I/O接口频率运行,从而实现高速存储器接口中更好的时序管理。 Cyclone® V器件包含IOE内置电路,以将数据从全速率(I/O频率)转换到半速率(控制器频率),反之亦然。