仅对英特尔可见 — GUID: sam1403478314520
Ixiasoft
5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
仅对英特尔可见 — GUID: sam1403478314520
Ixiasoft
5.13.3. Cyclone® V器件中的接收器时钟
小数分频PLL接收外部时钟输入,并生成同一时钟的不同相位。
连接发送器和接收器LVDS通道的物理介质可能会导致串行数据与源同步时钟之间的偏移。每个LVDS通道与时钟之间的瞬时偏斜也随着数据和时钟信号上的抖动(从接收器查看)变化而变化。
LVDS模式允许静态选择源同步时钟与所接收串行数据之间的最佳相位来补偿偏斜。