仅对英特尔可见 — GUID: sam1403478547980
Ixiasoft
5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
仅对英特尔可见 — GUID: sam1403478547980
Ixiasoft
6.4.5.2. DQS延迟链
DQS延迟链由一组可变的延迟单元组成,允许输入DQS 信号根据DQS相移电路或者逻辑阵列指定的数量进行移位。
DQS延迟链中有2个 延迟单元,共同特性如下:
- DQS逻辑块中的延迟单元
- DLL中的延迟单元
DQS管脚按照DQS延迟设置进行移位。
所需的延迟链数量是透明的,因为选择操作频率时UniPHY IP会自动设置该值。
Cyclone® V SE、SX和ST器件中,DQS延迟链仅由DQS相移电路控制。