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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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6.4.4. PHY时钟(PHYCLK)网络
PHYCLK网络是针对高性能外部存储器接口而设计的一个专用高速、低偏移平衡时钟树。
Cyclone® V器件的顶端和底部各自最多有4个PHYCLK网络。左右侧I/O bank最多有2个PHYCLK网络。每个PHYCLK网络跨越一个I/O bank,并由与I/O bank相邻的其中一个PLL驱动。
下图显示 Cyclone® V器件中可用的PHYCLK网络。
图 126. Cyclone® V E A2和A4器件中的PHYCLK网络
图 127. Cyclone® V GX C3器件中的PHYCLK网络
图 128. Cyclone® V E A7、A5和A9器件,Cyclone V GX C4、C5、C7和C9器件以及Cyclone V GT D5、D7和D9器件中的PHYCLK网络
图 129. Cyclone® V SE A2、A4、A5和A6器件中的PHYCLK网络
图 130. Cyclone® V SX C2、C4、C5和C6器件以及Cyclone V ST D5和D6器件中的PHYCLK网络