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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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3.5.1. 输入寄存器Bank
输入寄存器bank包括数据,动态控制信号和两组延迟寄存器。
DSP模块中的所有寄存器都是正边沿触发并在上电时清零。每个乘法器操作数都能够馈入输入寄存器,或旁路输入寄存器直接馈入乘法器。
以下精度可调DSP模块信号控制精度可调DSP模块内的输入寄存器:
- CLK[2..0]
- ENA[2..0]
- ACLR[0]
18 x 19模式中,同时使用输入级联及chainout功能时,可以利用延迟寄存器来平衡延迟要求。
抽头延迟线功能允许从常规布线或者从级联链驱动乘法器输入的顶相(top leg),18 x 19模式的dataa_y0和 datab_y1,以及27 x 27模式中仅 dataa_y0。
图 20. Cyclone® V 器件18 x 19模式下精度可调DSP模块的输入寄存器此图仅显示数据寄存器。未显示控制信号的寄存器。
图 21. Cyclone® V 器件27 x 27模式下精度可调DSP模块的输入寄存器此图仅显示数据寄存器。未显示控制信号的寄存器。