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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.13.1.2. 解串器
使用 Intel® Quartus® Prime软件将解串因子静态设置成x4、x5、x6、x7、x8、x9或者x10。可在 Intel® Quartus® Prime IP Catalog中旁路解串器以支持DDR (×2)或者SDR (×1)操作,如下图所示。
图 112. 解串器旁路
IOE包含两个可在DDR或者SDR模式中运行的数据输入寄存器。在DDR模式下,rx_inclock对IOE寄存器提供时钟。在SDR模式下,数据直接通过IOE。在SDR和DDR模式下,IOE的数据位宽分别为1位和2位。