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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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2.5.1. 每个存储器模式的时钟模式
时钟模式 | 存储器模式 | ||||
---|---|---|---|---|---|
单端口 | 简单双端口 | 真双端口 | ROM | FIFO | |
Single clock mode(单时钟模式) | Yes | Yes | Yes | Yes | Yes |
Read/write clock mode(读/写时钟模式) | — | Yes | — | — | Yes |
Input/output clock mode(输入/输出时钟模式) | Yes | Yes | Yes | Yes | — |
Independent clock mode(独立时钟模式) | — | — | Yes | Yes | — |
注: 在MLAB模块中的写地址,字节使能和数据输入寄存器不支持时钟使能信号。