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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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8.2. 配置错误检测
Intel® Quartus® Prime软件生成配置比特流时,软件还计算每个帧的16-bit CRC值。根据比特流中数据帧的数量,一个配置比特流可以包含多个CRC值。数据帧的长度因器件而异。
配置期间,数据帧加载到FPGA中以后,预先计算的CRC值会移动到CRC电路中。与此同时,FPGA中的CRC引擎计算数据帧的CRC值,并将其与预先计算的CRC值进行比较。如果两个CRC值不匹配,nSTATUS管脚设置为低电平以指示配置错误。
配置期间,可修改配置比特流或故意损坏比特流来测试该功能的性能。