仅对英特尔可见 — GUID: sam1403478800667
Ixiasoft
5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
仅对英特尔可见 — GUID: sam1403478800667
Ixiasoft
7.7.1. DATA时钟 (DCLK)
Cyclone® V器件生成串行时钟DCLK,可对串行接口提供时序。在AS配置方案中, Cyclone® V器件在DCLK下降沿驱动控制信号并且在该时钟管脚的下降沿锁存配置数据。
AS配置方案支持的最大DCLK频率是100 MHz,AS 多器件配置方案除外。可以使用CLKUSR或内部振荡器对DCLK提供源。如果使用内部振荡器,在 Intel® Quartus® Prime软件Configuration页面的Device and Pin Options对话框下,可以选择12.5、25、50或100 MHz时钟。
上电后,默认情况下,DCLK由12.5 MHz内部振荡器驱动。 Cyclone® V器件通过读取编程文件的选项位来决定使用的时钟源和频率。
相关信息