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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.1.1. Cyclone® V器件中的时钟资源
时钟资源 | 器件 | 可用的资源数量 | 时钟资源的来源 |
---|---|---|---|
时钟输入管脚 |
|
24个单端或12个差分对 | CLK[0..11][p,n]管脚 |
|
18个单端或9个差分对 | CLK[0..3][p,n], CLK[6][p,n]和CLK[8..11][p,n]管脚 | |
|
16个单端或8个差分对 | CLK[0..7][p,n]管脚 | |
|
12个单端或6个差分对 | CLK[0..3][p,n]和CLK[6,7][p,n]管脚 | |
GCLK和RCLK网络 |
|
|
CLK[0..11][p,n]管脚,PLL时钟输出和逻辑阵列 |
|
CLK[0..3][p,n], CLK[6][p,n], CLK[8..11][p,n]管脚,PLL时钟输出和逻辑阵列 | ||
|
|
CLK[0..3][p,n]和CLK[6,7][p,n]管脚 | |
|
|
CLK[0..7][p,n]管脚,PLL时钟输出和逻辑阵列 | |
PCLK网络 | Cyclone® V E A2和A4 | — | |
Cyclone® V GX C3 | 6 | PLD收发器接口时钟,I/O管脚和逻辑阵列 | |
|
12 | ||
|
18 | ||
|
24 |
关于时钟输入管脚连接的详细信息,请参考管脚连接指南。
相关信息