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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.1.5.1. 专用时钟输入管脚
您可以将专用时钟输入管脚 (CLK[0..11][p,n])用于高扇出控制信号(例如:异步清零、预置和时钟使能信号,以及一些需要通过GCLK或者RCLK网络使用的协议信号。
CLK管脚可以是差分时钟或者单端时钟。CLK管脚用作单端时钟输入时,只有CLK<#>p管脚具有到PLL的专用连接。CLK<#>n管脚通过全局或局域时钟网络驱动PLL,并且无专用布线路径到PLL。
通过全局或局域时钟驱动PLL会导致PLL输入上出现更高抖动,并且PLL将无法对全局或局域时钟进行完全补偿。使用单端时钟输入驱动PLL时,Altera建议使用CLK<#>p管脚可实现最佳性能。