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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.2.8.1. 源同步模式
如果数据和时钟同时到达输入管脚,那么到达IOE输入寄存器的数据和时钟端口上时,它们的相位关系保持不变。只要使用同一I/O标准,则IOE处的数据和时钟端口具有相同的缓存延迟。
Altera建议使用源同步模式进行源同步数据传输。
图 59. 源同步模式下时钟与数据之间的相位关系实例
源同步模式对所使用时钟网络的延迟以及下述两个数据通路之间的延迟差进行补偿:
- 数据管脚到IOE寄存器输入
- 时钟输入管脚到PLL相位频率检测器(PFD)输入
Cyclone® V PLL能够补偿多个pad-to-input-register数据通路,例如:设置为使用源同步补偿模式时的数据总线。