仅对英特尔可见 — GUID: sam1403478559418
Ixiasoft
5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
仅对英特尔可见 — GUID: sam1403478559418
Ixiasoft
6.4.5.4. 半数据速率块
Cyclone® V器件在后同步码使能电路中包含一个半数据速率(HDR)模块。
HDR块由半速率重同步时钟提供时钟,也是I/O时钟分频器电路的输出。后同步码寄存器输出之后有一个与(AND)门,以避免在非连续读突发中前一个读突发产生后同步码毛刺。此方案允许dqsenable置位半时钟周期延迟和dqsenable解除置位零延迟。
可选择在后同步码使能电路模块中使用HDR块作为第一级采集寄存器。如果控制器以I/O频率的一半运行, Altera建议使用该寄存器。
图 133. 避免非连续读取突发上出现毛刺的波形该图显示如何通过HDR模块来避免后同步毛刺。