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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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6.4.7.1. 输入寄存器
输入路径包括DDR输入寄存器和读FIFO块。您可以旁路输入路径的每个块。
DDR输入寄存器块中有3个寄存器。寄存器A和B分别采集时钟正边沿和负边沿上的数据,而寄存器C对齐采集的数据。寄存器C使用与寄存器A相同的时钟。
读FIFO块将数据重同步到系统时钟域,并将数据速率降低至半速率。
下图显示 Cyclone® V输入路径中可用的寄存器。对于DDR3和DDR2 SDRAM接口,必须翻转DQS和DQSn信号。如果使用Altera存储器接口IP,则自动翻转DQS和DQSn信号。
图 135. Cyclone® V器件的IOE输入寄存器