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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.1.7.3. RCLK控制模块
您只能通过使用由 Intel® Quartus® Prime软件生成的配置文件(.sof或.pof)中的配置位设置来对RCLK选择模块的时钟源选择进行静态控制。
图 44. Cyclone® V器件的RCLK控制块
通过 Intel® Quartus® Prime软件中的ALTCLKCTRL IP核,您能够对GCLK和RCLK时钟网络多路复用器设置输入时钟源和clkena信号。
注: 通过ALTCLKCTRL IP核动态选择时钟源时,请使用CLKSELECT[0..1]信号选择输入。时钟管脚的输入驱动多路复用器的inclk[0..1]端口, 而PLL输出驱动inclk[2..3]端口。