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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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7.2. MSEL管脚设置
要选择配置方案,请将MSEL管脚硬接线到VCCPGM 或GND,无需使用任何上拉或者下拉电阻。
注: Altera建议将MSEL管脚直接连接VCCPGM或GND。从微处理器或另一个控制器件驱动的MSEL管脚,可能无法保证得到 VIL或VIH MSEL管脚。VIL或VIH MSEL管脚必须在整个配置阶段保持不变。
配置方案 | 压缩功能 | 设计安全功能 | VCCPGM (V) | 上电 复位(POR)延迟 | 有效MSEL[4..0] |
---|---|---|---|---|---|
FPP x8 | 禁用 | 禁用 | 1.8/2.5/3.0/3.3 | 快速 | 10100 |
标准 | 11000 | ||||
禁用 | 使能 | 1.8/2.5/3.0/3.3 | 快速 | 10101 | |
标准 | 11001 | ||||
使能 | 使能/禁用 | 1.8/2.5/3.0/3.3 | 快速 | 10110 | |
标准 | 11010 | ||||
FPP x16 20 | 禁用 | 禁用 | 1.8/2.5/3.0/3.3 | 快速 | 00000 |
标准 | 00100 | ||||
禁用 | 使能 | 1.8/2.5/3.0/3.3 | 快速 | 00001 | |
标准 | 00101 | ||||
使能 | 使能/禁用 | 1.8/2.5/3.0/3.3 | 快速 | 00010 | |
标准 | 00110 | ||||
PS | 使能/禁用 | 使能/禁用 | 1.8/2.5/3.0/3.3 | 快速 | 10000 |
标准 | 10001 | ||||
AS (x1和 x4) | 使能/禁用 | 使能/禁用 | 3.0/3.3 | 快速 | 10010 |
标准 | 10011 | ||||
基于JTAG的配置 | 禁用 | 禁用 | — | — | 使用上述任何有效的MSEL管脚设置 |
注: 您还必须在 Intel® Quartus® Prime软件Device and Pin Options对话框的Configuration页面选择配置方案。基于您的选择,相应设置编程文件中的选项位。
20 有关SoC FPGA器件中使用HPS的配置,请参阅FPGA Manager了解有关MSEL管脚设置的信息。