仅对英特尔可见 — GUID: sam1403477457856
Ixiasoft
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4.2.12.1. 自动时钟切换
Cyclone® V PLL支持一个完全可配置的时钟切换功能。
当前参考时钟未出现时,时钟检测块会自动切换到PLL的备用参考时钟。选择一个时钟源,并连接到PLL的inclk1端口,以作为您设计中的备用时钟。
时钟切换电路发出三个状态信号—clkbad[0],clkbad[1]和activeclock—来自PLL,在逻辑阵列中实现定制切换电路。
在自动切换模式中,clkbad[0]和clkbad[1]信号表明这两个时钟输入的状态。当这两个信号置位时,时钟检测模块检测到相应时钟输入已经停止翻转。如果inclk0和inclk1之间的频差大于20%,那么这两个信号无效。
activeclock信号表明两个时钟输入 (inclk0或者inclk1) 的其中一个被选作PLL的参考时钟。当这两个时钟输入之间的频差大于20%,activeclock信号是唯一有效的状态信号。
当PLL的当前参考时钟停止翻转时,使用切换电路在inclk0与inclk1之间自动切换。当两个时钟中的一个无效而另一个有效时,您可以在inclk0与inclk1之间来回切换任意次数。
例如,在需要冗余时钟(其频率与参考时钟频率相同)的应用中,切换状态机会生成一个(clksw)信号,用于控制多路复用器选择输入。该情况下,inclk1成为PLL的参考时钟。
使用自动时钟切换模式时,必须满足下列要求:
- 配置FPGA后,必须运行这两个时钟输入。
- 两个时钟输入的周期差异不得超过20%。
如果当前时钟输入停止翻转,而另一个时钟也没有翻转,则不会启用切换功能,并且clkbad[0..1]信号无效。如果两个时钟输入的频率不同,但它们的周期差在20%以内,那么时钟检测模块会检测到时钟何时停止翻转。然而,切换完成后PLL可能会失锁,从而需要时间重新锁定。