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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.4.3.2. External PLL模式的Altera_PLL参数值
以下实例显示使用Altera_PLL IP核生成ALTLVDS_TX和ALTLVDS_RX输出时钟的时钟要求。该实例设置相移时假定时钟和数据在器件的管脚边沿对齐。
注: 对于其他时钟和数据相位关系,Altera建议首先例化ALTLVDS_RX和ALTLVDS_TX接口,但不使用外部PLL模式选项。然后在 Intel® Quartus® Prime软件中编译IP核并注意每个时钟输出的频率、相移和占空比设置。在Altera_PLL IP核参数编辑器中输入这些设置,然后将正确的输出连接到ALTLVDS_RX和ALTLVDS_TX IP核。
参数 | outclk0 (连接到ALTLVDS_TX的tx_inclock端口和ALTLVDS_RX的rx_inclock端口) |
outclk1 (连接到ALTLVDS_TX的tx_enable端口和ALTLVDS_RX的rx_enable端口上) |
outclk2 (用作发送器和接收器并行数据寄存器的核心时钟用) |
---|---|---|---|
Frequency | 数据速率 |
数据速率/串化因子 |
数据速率/串化因子 |
相移 | –180° |
[(解串因子 - 2)/解串因子] x 360° |
–180/串化因子 (outclk0相移除以串化因子) |
占空比 | 50% |
100/串化因子 | 50% |
图 75. 外部PLL接口信号的相位关系