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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.2.8. 时钟反馈模式
本部分介绍以下时钟反馈模式:
- Source synchronous(源同步)
- LVDS compensation(LVDS补偿)
- Direct(直接)
- Normal compensation(普通补偿)
- ZDB
- EFB
每种模式均支持时钟倍频和分频、相移以及可编程占空比。
仅在使用与给定PLL相关的专用时钟输入管脚作为时钟源时,PLL才会完全补偿输入与输出延迟。
以下情况中, Intel® Quartus® Prime软件中可能不会完全补偿输入和输出延迟:
- 当GCLK或RCLK网络驱动PLL时
- 当PLL由一个与PLL无关联的专用时钟管脚驱动时
例如,在ZDB模式下配置PLL时,PLL输入由一个相关联的专用时钟输入管脚驱动。该配置中,经过完全补偿的时钟数据通路使得时钟输入与PLL一个时钟输出之间出现零延迟。然而,如果PLL输入由一个非专用输入(使用GCLK网络)馈入,则输出时钟与输入时钟可能无法完美对齐。