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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.11.2. LVDS SERDES电路
下图显示为LVDS SERDES电路发送器和接收器结构图以及发送器和接收器数据通路的接口信号。
图 105. LVDS SERDES
上图显示发送器和接收器之间的共享PLL。如果发送器和接收器没有共享同一个PLL,就需要两个小数分频PLL。在单数据速率(SDR)和双数据速率(DDR)模式中,数据位宽分别为1位和2位。
注: 要了解 Cyclone® V器件支持的最高数据速率的更多信息,请参阅器件概述。