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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.4.2. PLL和时钟
Cyclone® V器件系列支持器件每一侧上的小数PLL。可以使用小数PLL,通过合成来自单个参考时钟源的多个时钟频率,减少振荡器和FPGA中使用的时钟管脚数量。
角落的小数PLL能够驱动LVDS接收器和驱动器通道。不过,时钟树网络不可跨越不同的I/O区域。例如,左上角的小数PLL不能跨区驱动右上方I/O bank的LVDS接收器以及驱动器通道。 Intel® Quartus® Prime编译器自动检查设计,并在未遵循指南时,发布一个错误消息。
注: LVDS中不支持扩展频谱(Spread-spectrum)输入时钟。