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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.13.1.1. 数据重对齐块(Bit Slip)
发送数据中的偏斜连同链路添加的偏斜会导致接收的串行数据流中通道至通道(channel-to-channel)偏斜。为了补偿该通道到通道的偏斜,并在每个通道建立正确的接收字边界,每个接收通道有专用数据重对齐电路,通过将延迟位插入串行流重新对齐数据。
可选端口RX_CHANNEL_DATA_ALIGN可以控制每个接收器的位元插入,并通过内部逻辑独立控制。数据在RX_CHANNEL_DATA_ALIGN的上升沿滑动一个位。对RX_CHANNEL_DATA_ALIGN信号的要求包括以下几项:
- 最小脉冲宽度是逻辑阵列中并行时钟的一个周期。
- 脉冲之间的最小时间间隔是并行时钟的一个周期。
- 该信号是一个边沿触发信号。
- 有效数据在RX_CHANNEL_DATA_ALIGN上升沿的两个并行时钟周期后可用。
图 110. 数据重对齐时钟该图显示为解串因子设为4时一个bit slip脉冲后的接收器输出(RX_OUT)。
在翻转现象出现之前,数据重对齐电路最多有11 bit-times的插入。可编程位翻转点可从1至11 bit-times,独立于解串因子。将可编程位翻转点设置为等于或者大于解串因子—允许字对齐电路中有足够深度来滑过一个完整字。可以使用IP Catalog设置位翻转点的值。每个通道都有一个可选的状态端口RX_CDA_MAX可连接到FPGA逻辑,以指示到达预设翻转点。
图 111. 接收器数据重对齐翻转该图显示翻转出现前,一个4 bit-times的预设值。rx_cda_max信号脉冲一个rx_outclock周期来表明已发生翻转。