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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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6.4.3.1. 延迟锁相环
延迟锁相环(DLL)使用频率参考动态生成每个DQS管脚中延迟链的控制信号,使其能够通过延迟对工艺、电压和温度(PVT)变化进行补偿。如果DLL更新设置,则DQS延迟设置采用格雷编码(Gray-coded)以降低抖动。
最多有四个DLL,分别位于 Cyclone® V器件的四个角。您可以使用不同频率对每个DLL提供时钟。
DLL可从其在器件中的位置访问与之相邻的两个侧面。在与DLL相邻的两侧上具有相同频率的两个不同接口,其中DLL控制这两个接口的DQS延迟设置。
两个DLL间的I/O bank具有更高的灵活性来创建多频率和多类型接口。这些bank能够使用一种或两种相邻DLL的设置。例如:DQS1R能够从DLL_TR中获得其相移设置,而DQS2R能够从DLL_BR中获得相移设置。
每个DLL的参考时钟可以来自PLL输出时钟或者时钟输入管脚。
注: 如果您有一个专用PLL仅用于生成DLL输入参考时钟时,则请将PLL模式设置为Direct Compensation,以实现更高性能(或者, Intel® Quartus® Prime会自动更改)。因为PLL不使用任何其他输出,因此不必补偿任何时钟路径。