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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.4.2.3. 指南:使用 LVDS差分通道
如果使用 LVDS通道,请遵循以下指南。
LVDS通道驱动距离
每个PLL可以驱动位于芯片同一边缘上中所有 LVDS通道。
使用两个中间PLL
可以使用两个角落的PLL同时驱动 LVDS通道。可以使用一个角落的PLL驱动所有发送器通道,同时使用另一个角落的PLL驱动相同I/O bank上的所有接收器通道。如果每个PLL驱动的通道未交叉,则两个角落的PLL够驱动相同I/O bank内的双工通道。不需要区分这两个角落PLL驱动的通道组。
注: 本部分中的图显示使用角落PLL的指南,但未必表示高速LVDS I/O bank的确切位置。
图 73. 角落的PLL驱动相同Bank中的LVDS差分I/O
图 74. 由于角落PLL驱动的通道存在交叉的情况,导致差分I/O布局无效