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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.1.9. 时钟使能信号
如果GCLK或RCLK输出驱动PLL的输入,则不能使用时钟控制模块的时钟使能和禁用电路。
图 47. 使用时钟使能和禁用电路的clkena实现此图显示了时钟控制模块的时钟使能和禁用电路的实现。
在时钟网络级支持clkena信号,而非在PLL输出计数器级。这样即使在未使用PLL的时侯也允许关断(gate off)时钟。您也可以使用clkena信号控制PLL的专用外部时钟。
图 48. clkena信号的实例此图显示了一个时钟输出使能的波形实例。clkena信号同步到时钟输出的下降沿。
Cyclone® V器件有一个额外的亚稳态寄存器,用于GCLK和RCLK网络的异步使能或者禁用。您可以在 Intel® Quartus® Prime软件中选择性旁路该寄存器。
由于与回路相关的计数器不会受到影响,因此PLL能够独立于clkena信号,并保持在锁定状态。这一特性对于要求低功耗或睡眠模式的应用程序非常有用。如果系统在重新同步过程中不能承受频率过冲,则clkena信号也能够禁用时钟输出。