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Ixiasoft
5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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2.10. Cyclone® V器件中的嵌入式存储器模块修订历史
日期 | 版本 | 修订内容 |
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2017年12月 | 2017.12.15 |
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2015年12月 | 2015.12.21 | 将Quartus II更改为Quartus Prime。 |
2015年6月 | 2015.06.12 |
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2015年1月 | 2015.01.23 |
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2013年6月 | 2014.06.30 | 阐明ROM的地址行被寄存在M10K模块中,但在MLAB中可以是未寄存状态。然而,仅有简单双端口RAM模式支持MLAB中未寄存的地址行。 |
2013年5月 | 2013.05.06 |
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2012年12月 | 2012.12.28 |
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2012年6月 | 2.0 |
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2011年10月 | 1.0 | 首次发布。 |