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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.1.8. 时钟断电
您可以使用静态和动态方法对GCLK和RCLK时钟网络进行断电。
当时钟网络断电时,由时钟网络提供的所有逻辑均处于关闭状态,从而降低了器件的总功耗。通过 Intel® Quartus® Prime软件生成的配置文件(.sof或.pof)中的配置位设置,未使用的GCLK,RCLK和PCLK网络会自动断电。
动态时钟使能或者禁用功能允许内部逻辑能够同步控制GCLK和RCLK网络(包括双局域时钟域)上电或者断电。此功能独立于PLL,并直接应用于时钟网络。
注: 您不能动态使能或禁用驱动PLL的GCLK或RCLK网络。