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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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8.6.4. 错误检测处理
使能后,用户模式错误检测处理会在FPGA进入用户模式后自动激活。即使在当前帧中检测到错误,但仍持续运行该处理直到器件复位。
图 176. 用户模式中错误检测处理流程
时序
CRC计算期间CRC_ERROR管脚始终驱低。出现错误后,EDCRC和块需要32个时钟周期来更新EMR,一旦EMR更新后,该管脚驱动到高电平。因此,可在CRC_ERROR管脚的上升沿开始检索EMR的内容。管脚保持高电平直到读取当前帧,然后再次驱动到低电平并保持32个时钟周期。为确保信息完整性,请在CRC校验的一帧内完成读操作。下图显示这些事件的时序。
图 177. 时序要求
检索错误信息
可通过内核接口或JTAG接口并使用SHIFT_EDERROR_REG JTAG指令来检索错误信息。
从CRC错误中恢复
承载FPGA的系统必须控制器件重新配置。要从CRC错误中恢复,请再次将nCONFIG信号驱动到低电平。重新配置器件之前,系统等待一段安全时间。重新配置成功完成后,FPGA按预期运行。