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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.4.3.1. 使用ALTLVDS IP核的Altera_PLL信号接口
来自Altera_PLL IP核 | 至ALTLVDS发送器 | 至ALTLVDS接收器 |
---|---|---|
串行时钟输出(outclk0) 串行时钟输出(outclk0)只能驱动ALTLVDS发送器上的tx_inclock,以及ALTLVDS接收器上的rx_inclock 。该时钟不能驱动内核逻辑。 |
tx_inclock(到发送器的串行时钟输入) |
rx_inclock(串行时钟输入) |
加载使能输出 (outclk1) |
tx_enable(到发送器的加载使能) |
rx_enable(解串器的加载使能) |
并行时钟输出 (outclk2) |
FPGA逻辑中发送器内核逻辑内使用的并行时钟 |
FPGA逻辑中的接收器内核逻辑内使用的并行时钟 |
~(锁定) |
— | pll_areset(异步PLL复位端口) 外部PLL模式下,自动使能用于LVDS接收器的pll_areset信号。使能外部PLL选项时,LVDS发送器例化中不存在该信号。 |
注: 使用软SERDES时,有不同的时钟要求。