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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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6.4.8. 延迟链
Cyclone® V器件的I/O块和DQS逻辑块中包含可调整运行时间的延迟链。您可以通过I/O或者DQS配置块输出控制该延迟链设置。
每个I/O块包含一个延迟链 ,位于以下单元之间:
- 输出寄存器和输出缓冲器
- 输入缓冲器和输入寄存器
- 输出使能和输出缓冲器
- RT OCT使能控制寄存器和输出缓冲器
可以旁路DQS延迟链实现0°相移。
图 137. I/O块中的延迟链
每个DQS逻辑块包含一个延迟链位于dqsbusout输出之后,和另一个延迟链位于dqsenable输入之前。
图 138. DQS输入路径中的延迟链。