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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.2.2. Cyclone® V器件中的PLL位置
Cyclone® V器件对每组三个收发器通道提供一个PLL。这些PLL位于FPGA中的一条带状区域。
对于带状区域中的PLL,只有带状小数分频PLL的PLL counter C[4..8]用于时钟网络。PLL counter C[0..3]用于支持HSSI应用程序的高速要求。
Cyclone® V器件中的PLL总数包括PLL带状区域中的PLL。然而,收发器只能使用位于带状区域中的PLL。
下图显示了小数分频PLL(FPLL)的物理位置。每个索引代表器件中的一个小数分频PLL(FPLL)。小数分频PLL的物理位置对应于 Intel® Quartus® Prime Chip Planner中的坐标。
图 50. Cyclone® V E A2和A4器件的PLL位置 此图是硅晶片的顶视图,对应于器件封装的反向图。
图 51. Cyclone® V GX C3器件的PLL位置 此图是硅晶片的顶视图,对应于器件封装的反向图。
图 52. Cyclone® V E A5器件, Cyclone® V GX C4和C5器件,以及 Cyclone® V GT D5器件的PLL位置 此图是硅晶片的顶视图,对应于器件封装的反向图。
图 53. Cyclone® V E A7器件, Cyclone® V GX C7器件和 Cyclone® V GT D7器件的PLL位置 此图是硅晶片的顶视图,对应于器件封装的反向图。
图 54. Cyclone® V E A9器件, Cyclone® V GX C9器件和 Cyclone® V GT D9器件的PLL位置 此图是硅晶片的顶视图,对应于器件封装的反向图。
图 55. Cyclone® V SE A2和A4器件, Cyclone® V SX C2和C4器件的PLL位置 此图是硅晶片的顶视图,对应于器件封装的反向图。
图 56. Cyclone® V SE A5器件和A6器件, Cyclone® V SX C5和C6器件,以及 Cyclone® V ST D5和D6器件的PLL位置 此图是硅晶片的顶视图,对应于器件封装的反向图。
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