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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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6.4.7.2. 输出寄存器
Cyclone® V输出和输出使能路径被分成HDR模块和输出和输出使能寄存器。该器件可以旁路输出和输出使能路径的每个块。
输出路径旨在对来自FPGA内核的组合或者寄存的单数据速率(SDR)输出和全速率或半速率DDR输出进行布线。使用HDR模块将半速率数据转换成全速率数据,并由PLL提供半速率时钟。
输出使能路径具有与输出路径相类似的结构—确保输出使能路径通过与输出路径相同的延迟。
图 136. Cyclone® V 器件的IOE输出和输出使能路径寄存器下图显示 Cyclone® V 输出和输出使能路径中的可用寄存器。