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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.14.4. LVDS模式的接收器偏斜裕量
LVDS模式中,对接收数据通路中的高速源同步差分信号使用RSKM、TCCS和采样窗口(SW)规格。
以下方程式表示RSKM、TCCS和SW之间的关系。
图 117. RSKM方程
方程中使用的约定:
- RSKM—接收器的时钟输入和数据输入采样窗口之间的时序裕量。
- 时间单位间隔(TUI) — 串行数据的时间周期。
- SW—输入数据必须保持稳定以确保LVDS接收器成功进行数据采样的时间周期。采样窗口(SW)是一种器件属性,并因为器件速度等级不同而异。
- TCCS—由同一PLL驱动的通道中最快与最慢输出边沿之间的时序差异,包括tCO变化和时钟偏斜。时钟包括在TCCS测量中。
在给定数据速率和器件的情况下,您必须计算RSKM值来决定LVDS接收器是否能正确采样数据。正RSKM值表明LVDS接收器能够正确地采样数据,而负的RSKM值表明接收器不能正确采样数据。
下图显示了接收器的RSKM、TCCS和SW之间的关系。
图 118. LVDS模式的差分高速时序结构图和时序预算
对于LVDS接收器, Intel® Quartus® Prime提供的RSKM报告,显示non-DPA LVDS模式下的SW、TUI和RSKM值。
- 在Timing Analyzer中执行report_RSKM命令可生成RSKM报告。可在Timing Analyzer部分的 Intel® Quartus® Prime编译报告中找到RSKM报告。
- 要获得RSKM值,通过Timing Analyzer的约束菜单(constraints menu)对LVDS接收器分配输入延迟。根据LVDS接收器端口上数据到达的时间决定输入延迟(相对于参考时钟)。
- 如果在设置Set Input Delay选项的参数时设置该输入延迟,请将时钟名称设置为驱动LVDS接收器源同步时钟的时钟名称。
- 如果Timing Analyzer时序分析器中没有设置输入延迟,接收器通道至通道偏斜默认为零。
- 还可以在Synopsys Design Constraint文件(.sdc)中使用set_input_delay命令直接设置输入延迟。