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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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4.2.12.4. 指南
在 Cyclone® V PLL中实现时钟切换时,需要遵循以下指导原则:
- 自动时钟切换要求inclk0和inclk1频率偏差保持在20%以内。否则将导致clkbad[0]和clkbad[1]信号无法正常运行。
- 使用手动时钟切换时,inclk0和inclk1之间的差异能够大于100% (2×)。然而,两个时钟源的频差和相差都有可能导致PLL失锁。复位PLL可确保输入和输出时钟之间保持正确的相位关系。
- 当extswitch信号变高, inclk0和inclk1都必须运行,以启动手动时钟切换事件,否则会导致时钟切换操作无法正常进行。
- 需要时钟切换功能以及低频率漂移的应用程序一定使用低带宽PLL。当参考输入时钟变化时,低带宽PLL要比高带宽PLL反应慢。发生切换时,与高带宽PLL相比,低带宽PLL更慢地传播时钟停止到输出。然而,要知道低带宽PLL还会增加锁定时间。
- 切换发生后,PLL可能会在一个有限重同步周期锁定到一个新的时钟。PLL重新锁定所需要的时间取决于PLL配置。
- 在您的设计中,PLL的输入时钟与输出时钟之间的相位关系非常重要。时钟切换完成后要置位areset至少10 ns。等待锁定的信号变高并且稳定后,再重新使能PLL的输出时钟。
- 丢失当前时钟后,VCO频率逐渐降低;然后随着VCO锁定到备用时钟而提高,如下图所示。
图 71. VCO切换操作频率