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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.12.1.1. 发送器时钟
小数分频PLL生成并行时钟(rx_outclock和tx_outclock)、加载使能(LVDS_LOAD_EN)信号以及diffioclk信号(时钟以串行数据速率运行)与加载和移位寄存器同步。使用 Intel® Quartus® Prime软件,将串化因子静态设置成x4、x5、x6、x7、x8、x9或x10。加载使能信号源自串化因子设置。
您可以配置任意 Cyclone® V发送器数据通道来生成源同步发送器输出时钟。这种灵活性允许将输出时钟放置在数据输出附近,从而简化板级布局并降低时钟到数据偏斜。
不同应用程序经常需要特定时钟到数据(clock-to-data)对齐或者特定数据速率到时钟速率(data-rate-to-clock-rate)因子。可在 Intel® Quartus® Prime IP Catalog中静态指定这些设置:
- 发送器可输出与数据速率相同的时钟信号 — 并且以每个速度等级器件支持的最大输出时钟频率。
- 可以因子1、2、4、6、8或者10对输出时钟分频,具体取决于串化因子而定。
- 通过ALTLVDS IP核的internal PLL选项,可以设置与数据相关的时钟相位。小数分频PLL对以45°递增的其它相移提供额外支持。
下图显示时钟输出模式中的发送器。时钟输出模式下,可以将 LVDS通道用作时钟输出通道。
图 107. 时钟输出模式中的发送器