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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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3.6.5. 脉动FIR模式
FIR滤波器的基本结构包括一系列乘法运算以及其后的加法运算。
图 31. 基本FIR滤波器公式
根据抽头数量和输入大小,链接大量加法器会导致相当大的延迟。要解决该延迟性能问题,使用脉动形式(systolic form)与每个抽头中的额外延迟单元以增加延迟为代价来提高性能。
图 32. 脉动FIR滤波器等效电路
Cyclone® V精度可调DSP模块支持下列脉动FIR结构:
- 18-bit
- 27-bit
在脉动FIR模式中,乘法器的输入来自 4组不同的数据源:
- 两个动态输入
- 一个动态输入和一个系数输入
- 一个系数输入和一个预加器输出
- 一个动态输入和一个系数输出( )