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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度
PCS-PMA 接口宽度 | 支持的字对齐器模式 | 支持的字对齐器码型长度 | rx_std_wa_patternalign 行为 | rx_syncstatus 行为 | rx_patterndetect 行为 |
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8 | Bit slip | 8 | rx_std_wa_patternalign对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,单宽字对齐器才会更新字边界。 | 不适用 | 不适用 |
手动 | 8, 16 | 字对齐由rx_std_wa_patternalign控制而且与该信号的边沿相关。 | 当字对齐器对齐到新边界时,置位为高电平保持一个并行时钟周期。 | 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。 | |
10 | Bit slip | 7 | rx_std_wa_patternalign对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,单宽字对齐器才会更新字边界。 | 不适用 | 不适用 |
手动 | 7, 10 | 字对齐由rx_std_wa_patternalign控制而且与该信号的电平相关。 | 当字对齐器对齐到新边界时,置位为高电平保持一个并行时钟周期。 | 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。 | |
确定性延迟(仅限 CPRI 模式) | 10 | 字对齐由rx_std_wa_patternalign控制,状态机与 PMA 协同在CPRI和OBSAI应用的RX路径上实现确定性延迟。 | — | — | |
同步状态机 | 7, 10 | rx_std_wa_patternalign 对于字对齐没有任何影响。 | 只要满足同步条件就会保持高电平。 | 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。 | |
16 | Bit slip | 16 | rx_std_wa_patternalign 对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,双宽字对齐器才会更新字边界。 | 不适用 | 不适用 |
手动 | 8, 16, 32 | 字对齐由rx_std_wa_patternalign的上升沿控制。 | 在字对齐器对齐到字对齐码型之后保持高电平。在收到 rx_std_wa_patternalign 的上升沿时走低,直到收到新的字对齐码型为止。 | 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。 | |
20 | Bit slip | 7 | rx_std_wa_patternalign 对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,双宽字对齐器才会更新字边界。 | 不适用 | 不适用 |
手动 | 7, 10, 20, 40 | 字对齐由rx_std_wa_patternalign的上升沿控制。 | 在字对齐器对齐到字对齐码型之后保持高电平。在收到 rx_std_wa_patternalign 的上升沿时走低,直到收到新的字对齐码型为止。 | 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。 | |
确定性延迟(仅限 CPRI 模式) | 10 | 字对齐由rx_std_wa_patternalign(与该信号的边沿相关)和确定性延迟状态机控制,确定性延迟状态机控制 PMA 以在 CPRI 和 OBSAI 应用的 RX 路径上实现确定性延迟。 | — | — | |
同步状态机 | 7, 10, 20 | 受FPGA架构驱动的rx_std_wa_patternalign信号对于字对齐没有任何影响。 | 只要满足同步条件就会保持高电平。 | 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。 |