Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
Public

本文档可提供新的版本。客户应 单击此处 前往查看最新版本。

文档目录

5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度

表 258.  各种字对齐器模式的字对齐器码型长度
PCS-PMA 接口宽度 支持的字对齐器模式 支持的字对齐器码型长度 rx_std_wa_patternalign 行为 rx_syncstatus 行为 rx_patterndetect 行为
8 Bit slip 8 rx_std_wa_patternalign对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,单宽字对齐器才会更新字边界。 不适用 不适用
手动 8, 16 字对齐由rx_std_wa_patternalign控制而且与该信号的边沿相关。 当字对齐器对齐到新边界时,置位为高电平保持一个并行时钟周期。 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。
10 Bit slip 7 rx_std_wa_patternalign对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,单宽字对齐器才会更新字边界。 不适用 不适用
手动 7, 10 字对齐由rx_std_wa_patternalign控制而且与该信号的电平相关。 当字对齐器对齐到新边界时,置位为高电平保持一个并行时钟周期。 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。
确定性延迟(仅限 CPRI 模式) 10 字对齐由rx_std_wa_patternalign控制,状态机与 PMA 协同在CPRI和OBSAI应用的RX路径上实现确定性延迟。
同步状态机 7, 10 rx_std_wa_patternalign 对于字对齐没有任何影响。 只要满足同步条件就会保持高电平。 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。
16 Bit slip 16 rx_std_wa_patternalign 对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,双宽字对齐器才会更新字边界。 不适用 不适用
手动 8, 16, 32 字对齐由rx_std_wa_patternalign的上升沿控制。 在字对齐器对齐到字对齐码型之后保持高电平。在收到 rx_std_wa_patternalign 的上升沿时走低,直到收到新的字对齐码型为止。 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。
20 Bit slip 7 rx_std_wa_patternalign 对于字对齐没有任何影响。只有当 FPGA 架构置位的 BITSLIP 信号切换时,双宽字对齐器才会更新字边界。 不适用 不适用
手动 7, 10, 20, 40 字对齐由rx_std_wa_patternalign的上升沿控制。 在字对齐器对齐到字对齐码型之后保持高电平。在收到 rx_std_wa_patternalign 的上升沿时走低,直到收到新的字对齐码型为止。 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。
确定性延迟(仅限 CPRI 模式) 10 字对齐由rx_std_wa_patternalign(与该信号的边沿相关)和确定性延迟状态机控制,确定性延迟状态机控制 PMA 以在 CPRI 和 OBSAI 应用的 RX 路径上实现确定性延迟。
同步状态机 7, 10, 20 受FPGA架构驱动的rx_std_wa_patternalign信号对于字对齐没有任何影响。 只要满足同步条件就会保持高电平。 当字对齐码型出现在当前的字边界中时,置位为高电平保持一个并行时钟周期。