3.11.1.2. 实现多通道x1 Non-Bonded配置

Intel® Arria® 10收发器PHY用户指南

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ID 683617

日期 11/06/2017

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该配置是x1 non-bonded情况的扩展。在下面实例中，10个通道被连接到PLL IP内核的两个实例。需要两个PLL实例，因为使用x1时钟网络的PLL只能跨越相同的收发器bank中的6个通道。第二个PLL实例用于对其余4个通道提供时钟。

由于10个通道没有被bonded并且互相之间没有关系，所以您可以将一个不同的PLL类型用于第二个PLL实例。也有可能使用多于两个PLL IP内核并且使用不同的PLL驱动不同的通道。如果某些通道在不同的数据速率上运行，那么您需要使用不同的PLL驱动不同的通道。

图 189. 多通道x1 Non-Bonded配置的PHY IP内核和PLL IP内核连接

实现多通道x1 Non-Bonded配置的步骤

选择想要在设计中例化的PLL IP内核(ATX PLL、fPLL或CMU PLL)并且例化PLL IP内核。
- 请参考例化ATX PLL IP核或例化CMU PLL IP内核或例化fPLL IP内核以了解详细的步骤。
使用IP Parameter Editor配置PLL IP内核
- 对于ATX PLL IP内核，不要包含主CGB。如果您的设计使用ATX PLL IP内核，并且超过6个通道，那么x1 Non-Bonded配置不是合适的选项。在Native PHY IP内核中使用ATX PLL IP内核和超过6个通道时，多通道xN Non-Bonded或多通道x1/xN Non-Bonded是所需的配置。
- 请参考实现多通道xN Non-Bonded配置部分或者多通道x1/xN Non-Bonded实例。
- 对于fPLL IP内核，将PLL反馈操作模式设置为 direct。
- 对于CMU PLL IP内核，指定参考时钟和数据速率。不需要特殊的配置规则。
使用IP Parameter Editor配置Native PHY IP内核
- 将 Native PHY IP core TX Channel bonding mode设置为Non-Bonded。
- 根据设计要求设置通道数。在该实例中，通道数被设置为10。
创建一个顶层封装以将PLL IP内核连接到Native PHY IP内核。
- PLL IP内核的 tx_serial_clk输出端口表示高速串行时钟。
- Native PHY IP内核具有10个(在该实例中)tx_serial_clk input端口。每个端口与收发器通道的本地CGB的输入相对应。
- 如上图所示，将前6个tx_serial_clk input连接到第一个收发器PLL实例。
- 将其余的 4个tx_serial_clk input连接到第二个收发器PLL实例。