仅对英特尔可见 — GUID: mta1428277625615
Ixiasoft
2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
仅对英特尔可见 — GUID: mta1428277625615
Ixiasoft
6.12.4. 使用直接重配置流程使能或禁用环回模式
Arria® 10 器件含有三种回环模式:
- 串行环回
- 反向串行回环 (Pre-CDR)
- 反向串行回环 (Post-CDR)
通过访问寄存器空间可以动态地重配置回环模式。
串行回环模式
在串行回环模式下,发送器的串行器和接收器的CDR之间存在一条路径,以便在接收器串行输入引脚中的数据被忽略时,可以从串行器中恢复CDR中的数据。可以使能或禁用这一模式。
图 269. 串行回环模式
要使能串行回环模式:
- 在执行动态重配置的步骤中执行步骤1到7的必要步骤。
- 对地址0x2E1执行一个read-modify-write操作,将位0设置成1'b1。
- 在执行动态重配置的步骤中执行步骤9到12的必要步骤。
要禁用串行回环模式:
- 在执行动态重配置的步骤中执行步骤1到7的必要步骤。
- 对地址0x2E1执行一个read-modify-write操作,将位0设置成1'b0。
- 在执行动态重配置的步骤中执行步骤9到12的必要步骤。
通过打开Native PHY IP 参数编辑器中的Enable rx_seriallpbken port,也可以使能串行回环模式,并将该端口驱动到1'b1。
反转串行回环模式(Pre-CDR)
在pre-CDR模式下,通过RX输入缓冲器接收的数据回送至TX输出缓冲器。通过对下面的寄存器执行一个read-modify-write操作,可以使能反转串行回环模式。
图 270. 反向串行环回模式(Pre-CDR)
地址 | 位值 |
---|---|
0x137[7] | 1'b1 |
0x13C[7] | 1'b0 |
0x132[5:4] | 2'b00 |
0x142[4] | 1'b1 |
0x11D[0] | 1'b1 |
反转串行回环模式(Post-CDR)
在post-CDR模式下,通过RX CDR接收数据,然后回送至TX输出缓冲器。通过对下面的寄存器执行一个read-modify-write操作来使能该模式。
图 271. 反转串行回环模式(Post-CDR)
地址 | 位值 |
---|---|
0x137[7] | 1'b0 |
0x13C[7] | 1'b1 |
0x132[5:4] | 2'b01 |
0x142[4] | 1'b0 |
0x11D[0] | 1'b0 |
禁用反转串行回环模式(Pre-CDR和Post-CDR)
要禁用反转串行回环模式,将地址位设置成下面的值,执行一个read-modify-write操作。
地址 | 位值 |
---|---|
0x137[7] | 1'b0 |
0x13C[7] | 1'b0 |
0x132[5:4] | 2'b00 |
0x142[4] | 1'b0 |
0x11D[0] | 1'b0 |
相关信息