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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.4.7.5. PMA寄存器
利用PMA寄存器,可以复位PMA、自定义TX和RX串行数据接口以及提供状态信息。
地址 | Bit | 读/写 | 名称 | 说明 |
---|---|---|---|---|
0x4A8 | 0 | 读写 | tx_invpolarity | 设置时,TX接口反转TX数据到8B/10B编码器的极性。 |
1 | 读写 | rx_invpolarity | 设置时,RX通道反转接收数据到8B/10B解码器的极性。 | |
2 | 读写 | rx_bitreversal_enable | 设置时,使能RX接口到字对齐器上的比特反转。 | |
3 | 读写 | rx_bytereversal_enable | 设置时,使能RX接口到字节解串器上的字节反转。 | |
4 | 读写 | force_electrical_idle | 设置时,强制TX输出处于电气空闲状态。 | |
0x4A9 | 0 | 读 | rx_syncstatus | 设置时,字对齐器被同步。 |
1 | 读 | rx_patterndetect | GbE字对齐器检测的逗号。 | |
2 | 读 | rx_rlv | 运行长度违规。 | |
3 | 读 | rx_rmfifodatainserted | 速率匹配FIFO插入代码组。 | |
4 | 读 | rx_rmfifodatadeleted | 速率匹配FIFO删除代码组。 | |
5 | 读 | rx_disperr | RX 8B10B差异错误。 | |
6 | 读 | rx_errdetect | 检测到RX 8B10B错误。 |
地址 | Bit | 读/写 | 名称 | 说明 |
---|---|---|---|---|
0x444 | 1 | 读写 | reset_tx_digital | 写入1会导致内部TX数字复位信号被置位。必须写入0才能将复位条件清零。 |
2 | 读写 | reset_rx_analog | 写入1会导致内部RX模拟复位信号被置位。必须写入0才能将复位条件清零。 | |
3 | 读写 | reset_rx_digital | 写入1会导致内部RX数字复位信号被置位。必须写入0才能将复位条件清零。 | |
0x461 | 0 | 读写 | phy_serial_loopback | 写入1会将通道置于串行环回模式。 |
0x464 | 0 | 读写 | pma_rx_set_locktodata | 设置后,会将RX CDR PLL编程为锁定到输入数据 。 |
0x465 | 0 | 读写 | pma_rx_set_locktoref | 设置后,会将RX CDR PLL编程为锁定到参考时钟。 |
0x466 | 0 | 只读 | pma_rx_is_lockedtodata | 被置位时,表明RX CDR PLL锁定到RX数据,且RX CDR已从LTR切换到LTD模式。 |
0x467 | 0 | 只读 | pma_rx_is_lockedtoref | 被置位时,表明RX CDR PLL锁定到参考时钟。 |