Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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2.9.3.2. PLL和GT收发器通道时钟线

ATX PLL用于对GT收发器通道提供时钟源。每个ATX PLL有两个专用的GT时钟线,将PLL直接连接到收发器组中的GT收发器通道。顶部的ATX PLL驱动通道3和4,而底部的ATX PLL驱动通道0和1。这些连接旁路时钟网络的其余部分,以实现更高的性能。

图 159. GT通道配置


当通道0和通道1都配置成GT通道时,它们由同一ATX PLL驱动,并且要配置为运行在相同的数据速率上。通道3和通道4当配置成GT通道时也是如此。

注:
  • 不支持GT通道绑定。
  • 为达到GT通道的最佳性能,建议ATX PLL的参考时钟来自同一bank中的专用参考时钟管脚。